1. 計(jì)劃目的：

爲(wèi)改善PTH上錫率，需找齣影響上錫率之顯著因子，本計(jì)劃以電容元件之Carrier與PCB設(shè)計(jì)兩方麵，探討其對(duì)於上錫性之影響。

2. 評(píng)估項(xiàng)目：

1）主實(shí)驗(yàn)

針對(duì)不衕錶麵處理、PTH Clearance 、Ring Width、Carrier Aperture size、 Carrier Aperture angle、 Contact area做六因子三水平之全因子實(shí)驗(yàn)。

2）副實(shí)驗(yàn)

a. 不衕連接位置對(duì)上錫性之影響

b. Via設(shè)計(jì)對(duì)上錫性之助益

c. 以不衕之線路截麵積觀察上錫率之變化

3. 預(yù)期效益

分析不衕錶麵處理與線路截麵積PCB之上錫性顯著因子與最佳蔘數(shù)，給RD與工程作爲(wèi)設(shè)計(jì)蔘考與調(diào)整策略依據(jù)。

分析不衕貫穿孔線路截麵積之上錫性作爲(wèi)目前 Wistron生産限製依據(jù)。

二. 實(shí)驗(yàn)配置

1.  PCB闆與元件

1) 實(shí)驗(yàn)PCB採用三種不衕錶麵處理，以上錫性最好之 ENIG ( Electroless Nickel Immersion Gold )化學(xué)鎳金闆爲(wèi)對(duì)照組，觀察目前常用之 OSP闆與LF-HASL闆之上錫性。

a. 預(yù)估一條線之PCB闆數(shù)量與實(shí)驗(yàn)樣本數(shù)如下錶

2) 實(shí)驗(yàn)元件Part Number爲(wèi)09.1071D.25L(substitute:09.1071D.A5L)，元件規(guī)格簡(jiǎn)述如下：

a. Component diameter：6.3mm

b. Pitch：2.5mm

c. Pin diameter：0.45mm

d. CP wire [Ag-plated + Pb-free solder coating (Sn-3.0Ag-0.5Cu)] 

e. 每片PCB使用216顆電容

2.  Thermal Relief設(shè)計(jì)

a. 實(shí)驗(yàn)之Thermal Relief設(shè)計(jì)以Hotshot電容之Thermal Relief設(shè)計(jì)爲(wèi)基準(zhǔn)，設(shè)計(jì)樣式如下圖：

b. 固定因子：Trace Length、Trace Width

c. 實(shí)驗(yàn)因子：Drill Dia (Clearance)、Ring width

3.  PCB Layer設(shè)計(jì)

以12層闆2.4mm之PCB爲(wèi)實(shí)驗(yàn)闆，內(nèi)層搭配不衕厚度之銅箔，設(shè)計(jì)齣每箇PTH不衕之線路截麵積。搭配先前Thermal Relief，分層線路與總線路截麵積如右錶所示：

三種線路截麵積組閤分彆爲(wèi)

連接8~12層線路截麵積爲(wèi)336mil2

連接6~12層線路截麵積爲(wèi)720mil2

連接1~12層線路截麵積爲(wèi)1056mil2

1oz銅箔厚度爲(wèi)1.2mil

4.  PCB主實(shí)驗(yàn)因子與水平設(shè)計(jì)

主實(shí)驗(yàn)因子分爲(wèi)PCB設(shè)計(jì)與Carrier設(shè)計(jì)兩方麵，詳細(xì)水平組閤如下錶：

PCB設(shè)計(jì)因子爲(wèi)3×3×3=27種水平組閤

Carrier設(shè)計(jì)因子爲(wèi)3×2=6組水平組閤

5.  PCB主實(shí)驗(yàn)因子與水平

6.  PCB副實(shí)驗(yàn)設(shè)計(jì)

7.  PCB副實(shí)驗(yàn) Via設(shè)計(jì)

假設(shè)貫穿孔需要連接12層卽1056mil2，但卻因連接太多線路截麵積而使熱能散失，上錫性不佳。若貫穿孔本身不連接線路，但透過底層連結(jié)Via孔，進(jìn)而達(dá)到線路連接之功能與最佳上錫性，如下圖。

Area F1以1056mil2之線路截麵積，測(cè)試Via設(shè)計(jì)之上錫性。

8.  5D X-RAY檢測(cè)

以HP 5D X-RAY檢測(cè)每箇PIN上錫性。

將PCB定位成5層檢測(cè)上錫性。

將5層檢測(cè)之上錫性麵積相加後除以5，卽得平均上錫率。

9.  Rework Test

三. 實(shí)驗(yàn)結(jié)果

1.  SMT & DIP Process Time

2.  SMT & DIP Process Profile

3.  主實(shí)驗(yàn)結(jié)果

主實(shí)驗(yàn)結(jié)果與WIH相衕顯示Contact area、 Clearance、Aperture Size對(duì)上錫性影響貢獻(xiàn)較大。

Clearance對(duì)上錫性貢獻(xiàn)度大目前有兩種規(guī)範(fàn)，建議採取單一規(guī)範(fàn)：11mil(單邊)。

PCB PAD設(shè)計(jì)兩因子選取Clearance 11mil與Ring width 13mil 。

Contact area與Aperture size關(guān)繫於下頁詳述。

Clearance、Aperture Size對(duì)上錫性影響貢獻(xiàn)較大。

將實(shí)驗(yàn)上錫率、搭配Carrier 開孔與角度給予建議值。

以PCB PAD design (Clearance 11mil，Ring width 13mil) 爲(wèi)樣本，將上錫率與適當(dāng)Carrier開法，依照75%與50%製程標(biāo)準(zhǔn)繪圖如下：

Aperture size與上錫率成正比

Contact area與上錫率成反比

建議RD針對(duì)不衕的連接線路截麵積預(yù)留不衕開孔空間。

綜閤A與B實(shí)驗(yàn)可以髮現(xiàn)有相衕的趨勢(shì)，衕樣在912mil2處上錫率有明顯的下降，因此816mil2爲(wèi)目前設(shè)備限製。

以PAD design (Clearance 11mil，Ring width 13mil)爲(wèi)樣本。

綜閤A與B實(shí)驗(yàn)可以髮現(xiàn)有相衕的趨勢(shì)，以PAD design (Clearance 11mil、Ring width 13mil)爲(wèi)樣本，實(shí)驗(yàn)結(jié)果顯示連接層靠錫波麵（B6）上錫較佳，平均上錫率約相差25% %(Hole fill ratio) 。

4. Rework 結(jié)果

選用LF-HASL、OSP、ENIG之 PCBA，針對(duì)Clearance11mil Ring width 13mil之元件 ，切片位置爲(wèi)B(tài)2、B3、C4、E2、F2(如下錶)。

Rework上錫性皆達(dá)到50%。

Rework轉(zhuǎn)角銅厚度範(fàn)圍21um~47um符閤規(guī)範(fàn)。

5.  實(shí)驗(yàn)限製

1) 本實(shí)驗(yàn)所推估之上錫率與DPPM基於測(cè)試闆設(shè)計(jì)與設(shè)備的條件，可能與實(shí)際生産有所誤差，誤差來自於：

a. 測(cè)試闆設(shè)計(jì)爲(wèi)73.6%之均勻鋪銅比例，量産品鋪銅比例與均勻性不衕。

b. 測(cè)試闆無任何SMD元件，故DIP預(yù)熱效果較量産品好。

c. 測(cè)試闆連接層排列較一緻，量産品連接位置不一。

d. 5D X-RAY上錫率量測(cè)爲(wèi)蔘考值。

e. 測(cè)試設(shè)備、供應(yīng)商的變異。

2) 基於此次實(shí)驗(yàn)結(jié)果提供未來改善方曏

a. Via設(shè)計(jì)結(jié)果是顯著的，但需RD針對(duì)電氣特性做探討，以衕時(shí)滿足上錫與訊號(hào)之需求。

b. 由實(shí)驗(yàn)髮現(xiàn)，闆溫與上錫率關(guān)繫成正比，惟仍鬚考慮Flux揮髮、殘留與零件本體溫度等因素，故可針對(duì)此關(guān)繫針對(duì)不衕錫爐實(shí)驗(yàn)。

四. 總結(jié)

1. 主實(shí)驗(yàn)

1) 銅箔連接麵積、PTH內(nèi)部間隙、治具開孔麵積對(duì)PTH上錫性貢獻(xiàn)度佔(zhàn)83.56%。

a. Contact area與上錫率成反比

b. Clearance與上錫率成正比

c. Aperture size與上錫率成正比

d. 建議RD針對(duì)不衕的連接線路麵積預(yù)留不衕的開孔大小。

2) PAD 設(shè)計(jì)蔘數(shù)Clearance實(shí)驗(yàn)結(jié)果爲(wèi)癒大越好。

應(yīng)該建議layout採取11mil的統(tǒng)一規(guī)範(fàn)，Ring width9與13mil無顯著差異，建議採目前設(shè)計(jì)。

2. 副實(shí)驗(yàn)

1) 卽使9mm開孔之治具試驗(yàn)，目前波焊設(shè)備仍無法剋服816mil2以上之連接線路截麵積使上錫性達(dá)到50%。

2) 大銅箔連接層靠焊接麵比靠零件麵上錫約高15%。

3) 若連接較大線路截麵積，連接層應(yīng)靠近焊接麵。

4) 透過Via連接大銅箔之上錫率比不使用Via(直接連接大銅箔)上錫率約高40%。

未來將與RD閤作針對(duì)電氣特性做模擬。

3. Rework

建議的PAD Design Clearance：11mil、Ring width 9與13mil，rework上錫率最佳衕時(shí)符閤50%的規(guī)範(fàn)，轉(zhuǎn)角銅厚度符閤規(guī)範(fàn)。

1. PTH (Plated Through Hole) ：鍍通孔，指PCB（印製電路闆）上金屬化處理的通孔。

2. Thermal Relief ：散熱焊盤（熱隔離設(shè)計(jì)），用於焊接時(shí)平衡熱量分佈，防止因散熱過快導(dǎo)緻焊接不良。

3. SMD (Surface Mount Device) ：錶麵貼裝器件，指直接焊接在PCB錶麵的電子元件。

4. Spacing ：間距，指元件或結(jié)構(gòu)之間的物理間隔。

5. DOE (Design of Experiments) ：實(shí)驗(yàn)設(shè)計(jì)，一種通過繫統(tǒng)性試驗(yàn)優(yōu)化蔘數(shù)的方法。