1. 計劃目的：

為改善PTH上錫率，需找出影響上錫率之顯著因子，本計劃以電容元件之Carrier與PCB設(shè)計兩方面，探討其對于上錫性之影響。

2. 評估項目：

1）主實驗

針對不同表面處理、PTH Clearance 、Ring Width、Carrier Aperture size、 Carrier Aperture angle、 Contact area做六因子三水平之全因子實驗。

2）副實驗

a. 不同連接位置對上錫性之影響

b. Via設(shè)計對上錫性之助益

c. 以不同之線路截面積觀察上錫率之變化

3. 預(yù)期效益

分析不同表面處理與線路截面積PCB之上錫性顯著因子與最佳參數(shù)，給RD與工程作為設(shè)計參考與調(diào)整策略依據(jù)。

分析不同貫穿孔線路截面積之上錫性作為目前 Wistron生產(chǎn)限制依據(jù)。

二. 實驗配置

1.  PCB板與元件

1) 實驗PCB采用三種不同表面處理，以上錫性最好之 ENIG ( Electroless Nickel Immersion Gold )化學鎳金板為對照組，觀察目前常用之 OSP板與LF-HASL板之上錫性。

a. 預(yù)估一條線之PCB板數(shù)量與實驗樣本數(shù)如下表

2) 實驗元件Part Number為09.1071D.25L(substitute:09.1071D.A5L)，元件規(guī)格簡述如下：

a. Component diameter：6.3mm

b. Pitch：2.5mm

c. Pin diameter：0.45mm

d. CP wire [Ag-plated + Pb-free solder coating (Sn-3.0Ag-0.5Cu)] 

e. 每片PCB使用216顆電容

2.  Thermal Relief設(shè)計

a. 實驗之Thermal Relief設(shè)計以Hotshot電容之Thermal Relief設(shè)計為基準，設(shè)計樣式如下圖：

b. 固定因子：Trace Length、Trace Width

c. 實驗因子：Drill Dia (Clearance)、Ring width

3.  PCB Layer設(shè)計

以12層板2.4mm之PCB為實驗板，內(nèi)層搭配不同厚度之銅箔，設(shè)計出每個PTH不同之線路截面積。搭配先前Thermal Relief，分層線路與總線路截面積如右表所示：

三種線路截面積組合分別為

連接8~12層線路截面積為336mil2

連接6~12層線路截面積為720mil2

連接1~12層線路截面積為1056mil2

1oz銅箔厚度為1.2mil

4.  PCB主實驗因子與水平設(shè)計

主實驗因子分為PCB設(shè)計與Carrier設(shè)計兩方面，詳細水平組合如下表：

PCB設(shè)計因子為3×3×3=27種水平組合

Carrier設(shè)計因子為3×2=6組水平組合

5.  PCB主實驗因子與水平

6.  PCB副實驗設(shè)計

7.  PCB副實驗 Via設(shè)計

假設(shè)貫穿孔需要連接12層即1056mil2，但卻因連接太多線路截面積而使熱能散失，上錫性不佳。若貫穿孔本身不連接線路，但透過底層連結(jié)Via孔，進而達到線路連接之功能與最佳上錫性，如下圖。

Area F1以1056mil2之線路截面積，測試Via設(shè)計之上錫性。

8.  5D X-RAY檢測

以HP 5D X-RAY檢測每個PIN上錫性。

將PCB定位成5層檢測上錫性。

將5層檢測之上錫性面積相加后除以5，即得平均上錫率。

9.  Rework Test

三. 實驗結(jié)果

1.  SMT & DIP Process Time

2.  SMT & DIP Process Profile

3.  主實驗結(jié)果

主實驗結(jié)果與WIH相同顯示Contact area、 Clearance、Aperture Size對上錫性影響貢獻較大。

Clearance對上錫性貢獻度大目前有兩種規(guī)范，建議采取單一規(guī)范：11mil(單邊)。

PCB PAD設(shè)計兩因子選取Clearance 11mil與Ring width 13mil 。

Contact area與Aperture size關(guān)系于下頁詳述。

Clearance、Aperture Size對上錫性影響貢獻較大。

將實驗上錫率、搭配Carrier 開孔與角度給予建議值。

以PCB PAD design (Clearance 11mil，Ring width 13mil) 為樣本，將上錫率與適當Carrier開法，依照75%與50%制程標準繪圖如下：

Aperture size與上錫率成正比

Contact area與上錫率成反比

建議RD針對不同的連接線路截面積預(yù)留不同開孔空間。

綜合A與B實驗可以發(fā)現(xiàn)有相同的趨勢，同樣在912mil2處上錫率有明顯的下降，因此816mil2為目前設(shè)備限制。

以PAD design (Clearance 11mil，Ring width 13mil)為樣本。

綜合A與B實驗可以發(fā)現(xiàn)有相同的趨勢，以PAD design (Clearance 11mil、Ring width 13mil)為樣本，實驗結(jié)果顯示連接層靠錫波面（B6）上錫較佳，平均上錫率約相差25% %(Hole fill ratio) 。

4. Rework 結(jié)果

選用LF-HASL、OSP、ENIG之 PCBA，針對Clearance11mil Ring width 13mil之元件 ，切片位置為B2、B3、C4、E2、F2(如下表)。

Rework上錫性皆達到50%。

Rework轉(zhuǎn)角銅厚度范圍21um~47um符合規(guī)范。

5.  實驗限制

1) 本實驗所推估之上錫率與DPPM基于測試板設(shè)計與設(shè)備的條件，可能與實際生產(chǎn)有所誤差，誤差來自于：

a. 測試板設(shè)計為73.6%之均勻鋪銅比例，量產(chǎn)品鋪銅比例與均勻性不同。

b. 測試板無任何SMD元件，故DIP預(yù)熱效果較量產(chǎn)品好。

c. 測試板連接層排列較一致，量產(chǎn)品連接位置不一。

d. 5D X-RAY上錫率量測為參考值。

e. 測試設(shè)備、供應(yīng)商的變異。

2) 基于此次實驗結(jié)果提供未來改善方向

a. Via設(shè)計結(jié)果是顯著的，但需RD針對電氣特性做探討，以同時滿足上錫與訊號之需求。

b. 由實驗發(fā)現(xiàn)，板溫與上錫率關(guān)系成正比，惟仍須考慮Flux揮發(fā)、殘留與零件本體溫度等因素，故可針對此關(guān)系針對不同錫爐實驗。

四. 總結(jié)

1. 主實驗

1) 銅箔連接面積、PTH內(nèi)部間隙、治具開孔面積對PTH上錫性貢獻度占83.56%。

a. Contact area與上錫率成反比

b. Clearance與上錫率成正比

c. Aperture size與上錫率成正比

d. 建議RD針對不同的連接線路面積預(yù)留不同的開孔大小。

2) PAD 設(shè)計參數(shù)Clearance實驗結(jié)果為愈大越好。

應(yīng)該建議layout采取11mil的統(tǒng)一規(guī)范，Ring width9與13mil無顯著差異，建議采目前設(shè)計。

2. 副實驗

1) 即使9mm開孔之治具試驗，目前波焊設(shè)備仍無法克服816mil2以上之連接線路截面積使上錫性達到50%。

2) 大銅箔連接層靠焊接面比靠零件面上錫約高15%。

3) 若連接較大線路截面積，連接層應(yīng)靠近焊接面。

4) 透過Via連接大銅箔之上錫率比不使用Via(直接連接大銅箔)上錫率約高40%。

未來將與RD合作針對電氣特性做模擬。

3. Rework

建議的PAD Design Clearance：11mil、Ring width 9與13mil，rework上錫率最佳同時符合50%的規(guī)范，轉(zhuǎn)角銅厚度符合規(guī)范。

1. PTH (Plated Through Hole) ：鍍通孔，指PCB（印制電路板）上金屬化處理的通孔。

2. Thermal Relief ：散熱焊盤（熱隔離設(shè)計），用于焊接時平衡熱量分布，防止因散熱過快導致焊接不良。

3. SMD (Surface Mount Device) ：表面貼裝器件，指直接焊接在PCB表面的電子元件。

4. Spacing ：間距，指元件或結(jié)構(gòu)之間的物理間隔。

5. DOE (Design of Experiments) ：實驗設(shè)計，一種通過系統(tǒng)性試驗優(yōu)化參數(shù)的方法。